El adelanto de lo que pudo ser el chip más rápido de las RDNA 4 dentro de la gama de tarjetas gráficas para gaming RX 8000 nos dejó un sabor amargo. El tan ansiado Navi 4c tiene nuevos diagramas y es tan complejo que necesitará más tiempo, hasta tal punto de que lo aprendido será empleado en RDNA 5, ya en 2025, y de ahí la cancelación. Pero ahora, vistos los datos, unos nuevos renders de aquel diagrama filtrado nos muestran cómo hubiera sido, o cómo será, el chip más avanzado de AMD para gaming.
El plano de la imagen era de perfil y mostraba la complejidad del diseño en sí mismo, exponiendo de paso las unidades y presentándolas como tal. Lo que vamos a ver a continuación es a raíz de esto, puesto que el diseño a vista de pájaro es un diagrama más complejo que lo visto hasta ahora.
AMD Navi 4c o Navi 4x, el chip más complejo para gaming jamás diseñado y sus nuevos diagramas
El usuario Olrak29 ha querido hacer una vista cenital del diagrama que está sobre estas líneas y que ya tratamos en su momento. El diagrama de bloques para la mejor GPU RDNA 4 de AMD con Navi 4x (o Navi 4c, no está del todo claro) se vería así.
Podemos ver las tres filas de Shader Engine Die o SED donde contabilizamos un número total de 9 de ellos.
Las dos filas centrales son las conexiones entre ellos en grupos de tres. A la izquierda tenemos el llamado MID o Multimedia and I/O Die, así que teniendo esta primera capa en mente y explicada brevemente, vamos a bajar al siguiente nivel.
Aquí se añaden los PHY de la memoria, en este caso damos por hecho que volvería a ser GDDR6, aunque ya en 2025 podría ser, y debería ser, GDDR7 realmente. En esta capa podemos ver la estructura de interconexión entre dies. Aquí hay un poco de controversia, porque si bien en el diagrama de perfil original se hace referencia a COW-L Silicon Bridge y no a dos tipos de ellos.
¿Es una única capa en el sustrato PKG lo que interconecta todos los AID y SED?
Lo que entendemos entre diagramas es que el de Olrak29 tiene un error de concepto, y no es más que usar estos IDIS como TSV para luego agregarlos como COW-L. Lo que nosotros entendemos es mucho más simple de conseguir a un diseño ya de por sí complejo.
El sustrato es el medio conductor entre todos los AID mediante las TSV, pero los AID también necesitan estar interconectados con COW-L, los llamados por el creador Active Bridge Chip en los diagramas.
El problema de diseño es simple una vez explicado esto, y no es más que la latencia.
La disposición del MID en el lado izquierdo de las imágenes, donde solo un COW-L interconecta con él es sinónimo de que AMD tiene que priorizar la carga del AID que esté en contacto con el mismo.
Un diseño muy extraño
¿Por qué AMD no ha introducido los PHY donde los COW-L con unas TSV directamente al sustrato. El diseño hubiese sido más simple si intercalas esta unidad en medio, y dejas igualmente interconexión con COW-L, todo en dos capas, total, estás apilando verticalmente elementos. Los PHY son elementos más simples y pueden albergar un gran número de TSV extra, sería un diseño más sencillo y con implicaciones energéticas y de tiempo mucho mejores.
Así, el MID se podría haber construido a lo largo de todos los AID no penalizando en latencia al chip, o incluso, podría haberse dividido en dos acompañando a los 9 SED. Realmente, no parece un diseño muy eficiente, y seguramente se pensó así porque AMD y TSMC enfrentan problemas para crear algo más simple, motivo por el cual también se retrasará y repensará.
En cualquier caso, parece bastante claro que AMD no seguirá por este camino y que simplificar hará el chip más barato, y quizás más rápido, pero eso es un arte que requiere tiempo. Esperemos que para 2025 nos deleite con algo digno de elogio, aunque presente dificultades.
Saludos.
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