AMD ha registrado una patente hace solo unos días que, dicho de forma simple, intenta arreglar uno de esos problemas internos que no se ven en las arquitecturas, pero que pueden condicionar muchísimo cómo escala una CPU. Hablamos del PRF (Physical Register File), que es el archivo de registros físicos donde el procesador guarda los datos reales con los que trabaja mientras ejecuta instrucciones, pero ¿qué pretende ahora AMD? Pues “doblar” este PRF para poder seguir apilando capas, silicio, escalando su 3D V-Cache en las CPU AMD Ryzen.
El PRF como concepto dentro de la arquitectura de una CPU está metido en pleno corazón del núcleo, alimentando a la lógica de ejecución y recibiendo resultados de vuelta de forma constante. Por ello, lo que pretende AMD es lograr más y más chips uno encima de otros sin comprometer tres partes clave como es el consumo, el coste y la frecuencia.
AMD prepara la apilación de varios die verticales gracias a una nueva patente de PRF en CPU
La patente es bastante ambiciosa y enfrenta directamente a Intel con su Foveros 3D Direct, aunque desde el punto de vista de la arquitectura para facilitarle la vida a TSMC y no salir penalizados. Lo que debemos saber para entender la patente es que en un procesador moderno, el software no trabaja directamente con los PRF, sino con registros lógicos.
Por debajo, la microarquitectura renombra esos registros y los reparte en registros físicos para poder ejecutar más instrucciones a la vez, evitar conflictos y mantener el paralelismo interno. Cuanto mejor resuelto está ese bloque, más margen tiene la CPU para sostener un backend “ancho” y una ejecución Out-of-Order más ambiciosa. El problema aparece cuando quieres hacerlo crecer: el PRF ocupa más, las rutas se alargan y algunas posiciones quedan más lejos de la ALU, lo que puede empeorar el peor camino de señal.
¿Cómo piensa solucionar AMD esta papeleta para poder escalar en caché vertical?
La idea de AMD en esta patente pasa por un “Folded Register File”. No se trata de doblarlo físicamente como una hoja, sino de dividirlo en 2 o más partes y repartir esas porciones entre distintos dies apilados. Esas partes mantienen una organización simétrica y se acceden mediante un esquema de dirección con lane, donde un bit extra o varios bits extra indican en qué die está el dato.
Con 2 porciones bastaría 1 bit; con 4, 2 bits, y así sucesivamente. La gracia del planteamiento es que permite aumentar capacidad sin convertir el PRF en un bloque plano enorme y cada vez más incómodo de manejar. Es, en cierta medida, una solución parecida a lo que hicieron con la L3.
En CPU, esto puede traducirse en más registros físicos, más instrucciones vivas y más margen para núcleos de mayor tamaño sin que la latencia del PRF se convierta en una losa. También puede ayudar a que la frecuencia no choque tan pronto contra límites físicos del layout. En GPU, aunque la patente no habla de un producto concreto, la lectura es bastante más simple: un archivo de registros más escalable puede aliviar la presión de registros en Shaders y cargas de computación pesadas, algo clave para ocupación y paralelismo.
Lo importante aquí es que AMD no está vendiendo una función vistosa, sino trabajando en un cuello de botella muy de fondo, y es, al mismo tiempo, la respuesta directa a Intel bLLC con Nova Lake.
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